Lehre.EDS_SS25 (Struktur)

Grundlagen der Digitaltechnik (3V1Ü)

(C. Giesemann)

Die Vorlesung führt in den rechnergestützten Entwurf digitaler Schaltungen ein. Behandelt werden das logische und das Zeitverhalten, Automaten und andere Verhaltensmodelle für sequentielle Schaltungen, Rechenwerke, Simulation, Synthese und Logikoptimierung. Im begleitenden Praktikum digitaler Schaltungsentwurf I werden digitale Schaltungen entworfen, simuliert, in programmierbare Logikschaltkreise programmiert und ausprobiert.
Inhalt der Lehrveranstaltung
  1. Zwei einführende Beispiele: einen Entwurf mit Standardschaltkreisen und einen VHDL-Entwurf für FPGAs.
  2. Simulation: VHDL, ereignisgesteuerte Simulation, Laufzeittoleranz, ...
  3. Synthese und Schaltungsoptimierung: synthesegerechte Beschreibung, asyncrone Eingabe, KV-Diagramm, ROBDD.
  4. Rechenwerke und Operationsabläufe: Addierer, ..., Automaten, serielle Schnittstelle, ...
  5. Vom Transistor zur Schaltung: MOS-Transistoren, Gatter, Layout, Verzögerung, ...
  6. Rechner: CORDIC, Minimalprozessor, Pipeline.
Zielgruppe: Bachelor Informatik

Credits: (ECTS): 6

Foliensätze [F], Handouts für den Ausdruck [H] und Beispielprogramme [P]

  • [F1] [H1] Einführung
    1. Standardschaltkreise: Entwurf eines Zählers, Test der Zählfunktion, Zustandsregister, Leiterplattenentwurf.
    2. VHDL + FPGA: Einfache Gatterschaltung, Zähler und Ampelsteuerung, Simulation.
  • [F2] [H2] [P2] Simulation
    1. Einführung in VHDL: Hallo Welt, Signale, Datentypen, imperative Modelle, ereignisgesteuerte Simulation.
    2. Strukturbeschreibung: Schnittstellen, Instanziierung und Verbinden von Teilschaltungen, Testrahmen.
    3. Laufzeittoleranz: Glitches, Simulation von Zeittoleranzen, Laufzeitanalyse.
    4. Speicher: Latches, Register, Verarbeitung + Abtastung, Register-Transfer-Funktionen, adressierbare Speicher.
  • [F3] [H3] Synthese und Schaltungsoptimierung
    1. Synthese: Verarbeitungsfunktionen, Register-Transfer-Funktionen, typische Beschreibungsfehler, Constraints.
    2. Asyncrone Eingabe: Abtastung, Initialisierung, Entprellen, asynchrone Schnittstellen mit und ohne Übertragung des Sendertaktes.
    3. Schaltungsoptimierung: Energieverbrauch, Schaltungsumformung, KV-Diagramm, Verfahren von Quine und McCluskey, reduziertes geordnetes binäres Entscheidungsdiagramm (ROBDD).
  • [F4] [H4] [P4] Rechenwerke und Operationsabläufe
    1. Rechenwerke: Addierer, Subtrahierer, Zähler etc. Multiplizierer, Komparatoren, Block-Shifter.
    2. Automaten: Entwurf mit KV-Diagrammen, Beschreibung in VHDL, redundante Zustände, Spezifikation und Entwurf.
    3. Operationsabläufe: serielle Schnittstelle, serieller Addierer, Dividierer.
  • [F5] [H5] Vom Transistor zur Logikschaltung
    1. Gatterentwurf: MOS-Transistoren als Schalter, FCMOS-Gatter, deaktivierbare Treiber, Transfergatter und Multiplexer, geometrischer Entwurf.
    2. Signalverzögerung: Inverter, Logikgatter, Puffer.
    3. Latches und Register.
    4. Blockspeicher: SRAM, Mehrport- und Assoziativspeicher, DRAM, Festwertspeicher.
    5. Programmierbare Logikschaltkreise.
  • [F6] [H6] [P6] Rechnerstrukturen
    1. CORDIC: Algorithmus, Simulation des Algrithmus, Umstellung auf Festkommazahlen, Entwurf als Rechenwerk, Testrahmen.
    2. MiPro (Minimalprozessor): Funktion und Befehlssatz, Assembler und Disassembler, Prozessorzustand, Simulationsmodell, Testrahmen, Testbeispiele.
    3. RISC-Prozessor: Pipeline-Verarbeitung, Simulationsmodell, Testbeispiele.
  • Vorlesungsaufzeichnungen
  • Download Simulator und Waveform-Viewer: [ghdl] [GTKWave].

Große Übungen und Laborübungen:

  • Große Übung 1: Logik und Signalverläufe [G1] 17.04.2025 Hörsaal
  • Laborübung 1: Schaltungsentwurf mit Standardschaltkreisen [L1] Dienstag, 22.04.2025 Labor, Gruppe 1: 15:00 bis 17:00, Gruppe 2: 17:00 bis 19:00, Schaltungsentwurf mit Standardschaltkreisen.
  • Laborübung 2: Schaltungsentwurf in VHDL mit FPGA [L2] Dienstag, 29.04.2025 Labor, Gruppe 2: 15:00 bis 17:00, Gruppe 2: 17:00 bis 19:00, Schaltungsentwurf in VHDL mit FPGA, [EDS_GU2.zip]
  • Große Übung 2: Signaldarstellung, Signalverläufe, Strukturbeschreibung [G2] 08.05.2025 Hörsaal
  • Große Übung 3: Zeittoleranzen, Abtastprozess, Register-Transfer-Funktion, Synthese [G3] 15.05.2025 Hörsaal
  • Große Übung 4: Signalflussplan, Zwischenabtastung, Asynchrone Übertragung [G4] 22.05.2025 Hörsaal
  • Große Übung 5: Register, Sythesefähige Prozesse [G5] 05.06.2025 Hörsaal
  • Große Übung 6: Schaltungsumformung, KV, Quine/McCluskey, OBDD [G6] 12.06.2025 Hörsaal
  • Große Übung 7: Automaten [G7] 19.06.2025 Hörsaal
  • Laborübung 3: Test einer UART [L3] [uart.zip] [USB-LOGI-500] Dienstag, 24.06.2025 Labor, Gruppe 1: 15:00 bis 17:00, Gruppe 2: 17:00 bis 19:00
  • Große Übung 8: FCMOS [G8] 03.07.2025 Hörsaal
  • Große Übung 9: CMOS, Transfergatter, Register [G9] 10.07.2025 Hörsaal
  • Große Übung Klausur: Rechnen einer Klausur 17.07.2025 Hörsaal

Hausübungen:

Die wöchentlichen Hausübungen sind als PDF mit den Dateinamen

EDS_<anr>_<name>_<matr>_<opt>.pdf

(<anr> – Aufgabenummer, <name> – ihr Name, <matr> – ihre Matrikel-Nummer, <opt> – optinales Kürzel bei mehreren Dateien) bis zu den in der Ablauftabelle angegebenen Tagen per EMail an ha-eds@in.tu-clausthal.de zu schicken, werden korrigiert und zurückgesendet. Für die Prüfungszulassung sind 50% der Hausübungspunkte insgesamt erforderlich. Für zusätzliche Hausübungspunkte gibt es bis zu 2 Bonuspunkte für die Prüfungsklausur. Bei den Hausübungen ist keine Gruppenarbeit zulässig. Bei auffälligen Übereinstimmungen werden die angeblichen Autoren einzeln zu bbb-Video-Konferenzen eingeladen und geprüft, wer die Aufgaben lösen kann. Bei Abgabe offensichtlich nicht selbst bearbeiteter Lösungen wird wie bei Plagiaten entsprechend der allgemeinen Rahmenprüfungsordnung verfahren.

  1. [HA1] , Abgabe 24.04.2025
  2. [HA2] , Abgabe 08.05.2025 Programmdateien: [PHA2],
    Links zum Download des Simulators sind auf folgender Seite unter "Download" (für Windows "MinGW64 - standalone" von v5.0.1 nehmen, Ausnahme Win32, dort ist unter v4.1.0 die "MINGW32" zu finden): [ghdl]
    Direkter Link für Win64: [GHDL Win 64]
    Direkter Link für Win32: [GHDL Win 32]
    Links zur Webseite Download des Wave-Viewers, leider ohne Link auf eine lauffähige Windows-Version, dazu siehe nächste Links: [GTKWave]
    Direkter Link zur lauffähigen Version für Win64: [GTKWave Win 64]
    Direkter Link zur lauffähigen Version für Win32: [GTKWave Win 32]
    Video zur Installation unter Windows: [Video]
  3. [HA3] , Abgabe 15.05.2025, Programmdateien: [PHA3]
  4. [HA4] , Abgabe 22.05.2025, Programmdateien: [PHA4]
  5. [HA5] , Abgabe 28.05.2025
  6. [HA6] , Abgabe 05.06.2025
  7. [HA7] , Abgabe 12.06.2025
  8. [HA8] , Abgabe 19.06.2025, Programmdateien: [PHA8]
  9. [HA9] , Abgabe 26.06.2025

Literatur:

  1. G. Kemnitz: Technische Informatik Band 2: Entwurf digitaler Schaltungen. Springer. 2011.
  2. P. J. Ashenden: Designer's Guide to VHDL. Morgan Kaufmann Publishers. 2008.
  3. J. Reichert, B. Schwarz: VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme. Oldenbourg. 2009
  4. VHDL-Books

Aktuelles

Die nächste Prüfungsklausur Grundlagen der Digitaltechnik findet am Montag, den 26.08.2024 im Hörsaal A (Institut für Mathematik, Erzstr. 1) um 9.00 Uhr statt. Dauer 90 min. Erlaubte Hilfsmittel für die Prüfung sind eigene Ausarbeitungen und Taschenrechner. Zu den eigenen Ausarbeitungen zählen Mitschriften, die ausgeteilten Foliensätze mit eigenen Kommentaren, die zurückgegebenen korrigierten Hausübungen, selbst angefertigte schriftliche Prüfungsvorbereitungen und Bücher mit Lesezeichen und Notizzetteln. Handys sind während der Prüfung auszuschalten. Laptops und andere elektronische Hilfsmittel sind nicht zugelassen. Alte Klausuren.


Autor: gkemnitz, Letzte Änderung: 16.04.2025 15:15:39

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